Теперь, когда три передовых производителя микросхем продемонстрировали CFETS (дополнительные полевые транзисторы), идея почти удвоения плотности транзисторов в будущих процессорах начинает обретать форму. CFET представляет собой единую структуру, объединяющую два типа транзисторов, необходимых для логики КМОП. На Международной конференции по электронным устройствам IEEE, проходящей на этой неделе в Сан-Франциско, Intel, Samsung и TSMC продемонстрировали свой прогресс на пути к следующему шагу в разработке транзисторов.
Компании, производящие микросхемы, переходят от структуры устройств FinFET, используемой с 2011 года, к нанолистовым или полностью затворным транзисторам. Эти названия отражают основную структуру транзистора. В FinFET затвор управляет потоком тока через вертикальные кремниевые ребра. В устройствах из нанолистов ребра разрезаются на набор лент, каждая из которых окружена затвором. CFET, по сути, представляют собой стопку более высоких кремниевых полосок, половину для одного устройства и половину для другого. Инженеры Intel объяснили в выпуске журнала IEEE Spectrum за декабрь 2022 года, что устройство объединяет два типа транзисторов — полевые и pFET — в едином процессе интеграции.
Эксперты прогнозируют, что CFET станет коммерчески доступным через семь-десять лет, но до этого времени предстоит еще много работы.
Intel была одной из первых трех компаний, продемонстрировавших CFET, запустив раннюю версию на IEDM еще в 2020 году. На этот раз Intel сообщила о многочисленных улучшениях в простейшей схеме CFET — инверторе. Инвертор КМОП подает одинаковое входное напряжение на затворы обоих устройств в стеке и выдает выходной сигнал, который является логической инверсией входного сигнала.
Марко Радосавлевич, главный инженер группы исследования компонентов Intel, заявил журналистам перед встречей: «Инвертор состоит из одного ребра. При максимальном расширении его размер составит 50% от размера обычного КМОП-инвертора».
Схема инвертора Intel основана на новом способе соединения верхнего и нижнего транзисторов (желтого цвета), а также на новом способе доступа к одному из транзисторов (серого цвета) снизу кремния.
Проблема в том, что объединение всех соединительных линий, необходимых для объединения двух транзисторов в инверторную схему, сводит на нет преимущество в площади. Чтобы сохранить компактность, Intel пытается устранить некоторые перегрузки при подключении к стекированным устройствам. В современных транзисторах все соединения осуществляются сверху самого устройства. Но позже в этом году Intel будет использовать технологию, называемую обратной передачей энергии, которая позволяет межсоединениям существовать как над, так и под поверхностью кремния. При этом методе нижние транзисторы подключаются снизу, а не сверху, что значительно упрощает схему. Полученный инвертор имеет качество плотности, называемое полишагом контакта (CPP, минимальное расстояние между затвором одного транзистора до затвора следующего), которое составляет 60 нанометров. CPP современных 5-нм чипов составляет около 50 нм.
Кроме того, Intel улучшила электрические характеристики стека CFET, увеличив количество нанолистов на устройство с двух до трех, уменьшив расстояние между двумя устройствами с 50 до 30 нанометров и используя улучшенную геометрию для соединения различных частей устройства.
Используя меньший форм-фактор, чем 60-нм Intel, Samsung продемонстрировала результаты для 48-нм и 45-нм многошаговых контактов (CPP), хотя эти результаты были для отдельных устройств, а не для полных инверторов. Хотя производительность меньшего из двух прототипов CFET от Samsung снизилась, она была незначительной, и исследователи компании полагают, что оптимизация производственного процесса решит эту проблему.
Ключом к успеху Samsung является способность электрически изолировать истоки и стоки устройств pFET и nFET. Без адекватной изоляции устройства, которые Samsung называет трехмерными многослойными полевыми транзисторами (3DSFET), могут вызывать утечку тока. Ключевым шагом в достижении этой изоляции является замена этапа травления с использованием влажных химикатов новым типом сухого травления. Это увеличивает выход хороших устройств на 80%.
Как и Intel, Samsung касается нижней части устройства снизу кремния, чтобы сэкономить место. Однако корейский производитель чипов отличается от американской тем, что использует в каждом парном устройстве только один нанолист вместо трёх, как у Intel. По мнению исследователей, увеличение количества нанолистов улучшит производительность CFET.
Как и Samsung, TSMC успешно добилась промышленно значимого 48-нм шага. Что делает их устройства уникальными, так это новый подход, который создает диэлектрический слой между верхним и нижним устройствами для поддержания изоляции между ними. Нанолисты обычно формируются из чередующихся слоев кремния и кремния-германия. На соответствующих этапах процесса методы травления кремния и германия удаляют эти материалы, освобождая кремниевые нанопроволоки. TSMC использует кремний-германиевый слой для изоляции двух устройств, зная, что кремний-германиевый слой будет травиться быстрее, чем другие кремний-германиевые слои, поэтому он использует кремний-германиевый слой с особенно высоким содержанием германия. Таким образом, изоляционный слой можно создать в несколько этапов, прежде чем высвободить кремниевые нанопроволоки.